TP M2 P2 K11
Percobaan 2 Kondisi 11
Percobaan 2 kondisi 11
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=don’t care.
2. Gambar Rangkaian Simulasi
[Kembali]
3. Video Simulasi [Kembali]
TABEL KEBENARAN
Pada percobaan kedua ini yaitu rangkaian T Flip flop, dimana untuk rangkaian T flip flop sendiri pada rangkaian simulasinya merupakan J-K Flip flop yang diparalelkan. B0 dihubungkan ke input R, B1 dihubungkan ke input S, dan B2 dihubungkan ke CLOCK. Saat rangkaian dijalankan output dari Q yaitu 1 karena B1 yang berlogika 0 dihubungkan dengan kaki input S, sehingga S nya tidak aktif karena ia tidak terhubung ke ground melainkan ke VCC, kemudia pada output Q' yaitu 0 karena B0 nya berlogika 0 yang dihubungkan ke kaki input R dan R nya aktif rendah (aktif low). Pada rangkaian ini apabila salah satu dari set ataupun resetnya aktif maka S dan R memiliki kendali penuh.
5. Link Download
[Kembali]
- Download Rangkaian Simulasi Klik Disini
- Download video simulasi Klik Disini
- Download HTML Klik Disini
- Download datasheet JK flip flop Klik Disini
- Download datasheet T flip flop Klik Disini
- Download datasheet SW SPDT Klik Disini
- Download datasheet logicprobe Klik Disini
Comments
Post a Comment